vom 28.01.2026
Zur Verstärkung eines Teams im Automotive-Umfeld suchen wir ab sofort einen Design Verification Engineer (m/w/d)
Aufgaben: Sie sind verantwortlich für die Metrik gesteuerte Verifikation auf IP-Ebene, beginnend mit der Spezifikation auf Blockebene und endend mit der Erreichung der Abdeckungsziele. Zu Ihren Aufgaben gehören die Entwicklung von Verifikationstestplänen, die Entwicklung von UVM-basierten IP-Level-Testbenches, die Erstellung und das Debugging von eingeschränkten zufälligen, funktionalen und Assertion-basierten Testfällen sowie das Tracking der erreichten Funktions- und Codeabdeckung anhand von Ziel Metriken. Sie werden mit einem internationalen Projektteam zusammenarbeiten und regelmäßig über den Verifikationsstatus berichten.
Anforderungen: Ausgeprägte Kenntnisse der Verifikationsmethodik auf IP-Ebene. Praktische Erfahrung mit werkzeuggestützter Testplanerstellung, Testbench-Architektur, Regressionsautomatisierung und Tracking der Funktions-/Codeabdeckung. Vertrautheit mit UVM und System Verilog Verifikationsumgebungen ist ein Must Have. Vertrautheit mit ARM AHB/APB-Schnittstellen ist ein Plus. Kenntnisse der SoC-Architektur und von Flash-Speicher-Controllern sind von Vorteil. Kenntnisse von Skriptsprachen, z.B. Python oder Perl. Sehr gute Englischkenntnisse.
Einsatzort wird Regensburg sein und nur im geringen Umfang remote.
Kontaktadresse
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